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最近日趨熱門的異構和multi-die 2.5D封裝技術推動了一種新型的接口的產生，那就是超短距離（ultra-short reach ：USR），其電氣特性與傳統的印刷電路板走線有很大不同。長而有損的連接需要使用SerDes IP的串行通信通道，而短距離接口則支持並行總線體系結構。
SerDes信號需要端接（50 ohm），以最大程度地減少反射並減少遠端串擾，從而增加功耗。2.5D封裝內的電氣短路接口無需端接。相比於“recovering”嵌入在串行數據流中的時鐘，並具有相關的時鐘數據恢復（CDR）電路面積和電源，這些並行接口可以使用更簡單的“時鐘轉發”電路設計，以使得提供傳輸的時鐘信號帶有一組N個數據信號。
該接口的另一個優點是，大大降低了芯片之間的靜電放電保護（ESD）的電路設計要求。內部封裝連接將具有較低的ESD電壓應力約束，從而節省了大量I / O電路面積（並顯着減少了I / O寄生效應）。
2.5D封裝中裸片之間獨特的接口設計要求驅動使用“小芯片”，因為不需要SerDes鏈接的全芯片設計開銷。然而，迄今為止，已經有很多用於這些USR接口的電路和物理實現方法。
在最近舉行的VLSI 2020研討會的邀請演講中，臺積電提出了他們關於並行總線，時鐘轉發架構的提案“ LIPINCON”，該架構是“low-voltage, in-package interconnect”的縮寫。本文簡要回顧了該演示文稿的重點。
短距離接口設計的關鍵參數是：
每個引腳的數據速率：取決於走線長度/插入損耗，功耗，所需的電路時序裕度
總線寬度：帶有模塊化以定義子通道
能源效率：以pJ /位為單位，不僅包括I / O驅動器/接收器電路，還包括任何其他數據預取/排隊和/或編碼/解碼邏輯
“Beachfront” （線性）和麪積效率：測量小芯片上每個線性邊緣和麪積周長的總數據帶寬，即Tbps / mm和Tbps / mm ** 2；取決於信號凸點間距，以及2.5D基板上金屬再分佈層的數量和間距，它定義了可以佈線信號跡線的凸點行數–請參見下圖
延遲：另一個性能指標；數據傳輸啟動與接收之間的時間，以傳輸週期的“單位間隔”為單位
架構師正在尋求最大程度地提高總數據帶寬（總線寬度*數據速率），同時實現非常低的每位功耗。無論小芯片接口是在多個處理器（或SoC）之間，處理器到內存還是處理器到I / O控制器功能之間，這些關鍵設計措施都適用。
物理信號的實現方式會有所不同，具體取決於封裝技術。具有硅中介層的2.5D封裝的信號RDL將利用可用的更精細的金屬間距（例如，TSMC的CoWoS）。對於利用重組芯片襯底嵌入芯片的多芯片封裝，RDL層要厚得多，間距要大（例如，TSMC的InFO）。下圖説明瞭與CoWoS和InFO設計相關的典型信號走線屏蔽（和無屏蔽），以及相應的信號插入和遠端串擾損耗。
下圖示意性地説明瞭臺積電LIPINCON IP定義的關鍵特性。
採用0.3V的低信號擺幅接口（也節省了功率）。
數據接收器使用帶有基準輸入的簡單差分電路來設置開關閾值（例如150mV）。
時鐘/選通信號與數據信號（子信道）一起轉發；接收器利用簡單的延遲鎖定環（DLL）來“鎖定”該時鐘。
簡而言之，DLL是一個獨特的電路，它由相同延遲單元的（偶數個）鏈組成。下圖顯示了延遲鏈的示例。通過調製輸入到各級輸入反相器（即“電流不足”的反相器）中的串聯nFET和pFET器件的電壓，可以動態調節各級的開關延遲。（其他延遲鏈實現會動態修改每個級輸出上相同的電容負載，而不是調整每個級的內部晶體管驅動強度。）
DLL中的“迴路”由相位檢測器（帶低通濾波器的XOR型邏輯）形成，該檢測器將輸入時鐘與鏈的最終輸出進行比較。輸入時鐘相對於鏈輸出的超前或滯後特性可調節逆變器控制電壓。因此，鏈的總延遲與輸入時鐘緊密相關。DLL鏈中每一級的（相等）延遲提供對應於輸入時鐘信號特定相位的輸出。使用適當的相位輸出在接收器觸發器中捕獲並行數據，這是一種補償接口上任何數據到時鐘偏移的方法。
臺積電IP團隊針對SoC到內存接口的特定情況開發了一種創新方法。存儲器小芯片不一定需要嵌入DLL來捕獲信號輸入。對於非常寬的接口——例如，將512個地址，256個數據位分成多個子通道——成本敏感型存儲芯片中DLL電路的開銷會很高。如下圖所示，在SoC中出現了DLL相位輸出，它用作存儲器寫週期的輸入選通脈衝。（圖中還顯示了存儲器讀取路徑，該路徑説明瞭如何將來自存儲器的數據選通脈衝連接到read_DLL電路輸入。）
對於並行LIPINCON接口，與信號串擾相關的同時開關噪聲（SSN）是一個問題。對於上述的屏蔽（CoWoS）和非屏蔽（InFO）RDL信號連接，TSMC給出的結果説明瞭這種低擺幅信號的串擾非常易於管理。
可以肯定的是，設計人員可以選擇在小芯片之間開發邏輯接口，這些小接口使用數據編碼來最大程度地減少連續週期中的信號轉換活動。最簡單的方法是添加數據總線反轉（DBI）編碼，這樣就可以將下一個週期中的數據與當前數據進行比較，並使用真實值或反轉值進行傳輸以最大程度地減少開關活動。小芯片之間的附加DBI信號將這一決定發送給接收器，以對值進行解碼。
異構2.5D封裝的開發依賴於已知的優質芯片/小芯片（KGD）的集成。但是，通過增加宂餘通道可以提高最終封裝的組裝良率，該宂餘通道可以在封裝測試後選擇（理想的是內置自檢）。臺積電的演示文稿包括可以整合到小芯片設計中的宂餘通道拓撲的示例。下圖説明瞭用於將宂餘的硅通孔（TSV）插入互連的兩種架構。當設計小芯片之間的接口時，這將是封裝良率與電路開銷的折衷。
在基於SerDes的設計中，完整的電路和PCB互連提取以及仿真用於分析信號損耗。針對接收器感測放大器的電壓差分析了信號抖動和幅度的變化。還進行了基於硬件實驗室的探測，以確保在接收器處進行適當的“睜眼”（“eye opening”）以捕獲數據。
臺積電強調，這種接口驗證對於2.5D封裝技術不可行。如下圖所示，他們的IP團隊開發了一種新穎的方法，將變體引入LIPINCON發送驅動器和接收捕獲電路中，以創建用於硬件驗證的等效眼圖。
臺積電的演講提到，他們的一些客户已經為USR接口設計開發了自己的IP實現。一個示例顯示了一個非常低的擺幅（0.2V）電氣定義，它是“以地面為參考”的（例如，信號擺幅高於和低於地面）。
但是，對於尋求利用高級封裝而又沒有設計資源來“自行開發”芯片接口電路的無晶圓廠客户而言，TSMC LIPINCON IP定義是一種極具吸引力的選擇。而且，坦率地説，考慮到臺積電能夠提供的支持，該定義可能會有助於加速尋求捕獲IP和小芯片設計市場機會的開發商中的“標準”電氣定義。
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