本周在荷兰举行的开放创新平台 (OIP) 会议显示，2nm 工艺将于今年早期流片后于 2025 年投入生产，其变体名为 N2P nanoFlex，可以选择短标准单元以获得更小的面积和更高的功率效率，也可以选择高单元以获得更高的性能。如果您希望可以時常見面，歡迎標星 收藏哦~
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台積電計劃在 2026 年底推出其 A16 1.6nm 工藝，併爲其 3Dblox 技術制定 IEEE 標準。
本週在荷蘭舉行的開放創新平台 (OIP) 會議顯示，2nm 工藝將於今年早期流片後於 2025 年投入生產，其變體名爲 N2P nanoFlex，可以選擇短標準單元以獲得更小的面積和更高的功率效率，也可以選擇高單元以獲得更高的性能。
這將使能源效率比基礎 2nm 工藝提高 12%，而 A16 在與 N2 nanoFlex 相同密度的情況下將能源效率提高 30%。台積電和英特爾都在12 月的 IEDM 會議上詳細介紹了他們的 2nm 技術。
已經爲 N2 和 N2 nanoflex 開發了新的佈局和佈線算法，而A16 增加了「超級電源軌 (SPR：super power rail)」，以便從晶圓背面爲 AI 和高性能芯片設計提供電源。這也需要在 Synopsys 和 Cadence Design Systems 的 EDA 工具中進行更多的 P&R 優化。
3Dblox 標準化的項目授權請求審查正在進行中，其編號爲 IEEE P3537，預計將於 2024 年 12 月發佈正式公告。該流程還進行了許多改進。
Cadence 擁有針對 A16 的完整設計流程，而 Ansys 的多物理分析工具是 Synopsys 設計流程的關鍵，Synopsys 正在收購 Ansys。
台積電表示，3D 集成芯片系統 (SoIC) 工藝將成爲 2nm 和16A 設計的關鍵。
台積電生態系統與聯盟管理部負責人 Dan Kochpatcharin 表示：「我們正處於人工智能時代的邊緣，數據中心對高性能人工智能芯片的需求不斷飆升。」「我們正在利用人工智能和機器學習來顯著提高 3D IC 設計生產力，並優化設計功率、性能、面積 (PPA) 和結果質量 (QoR)，」他說。
Socionext 副總裁兼全球開發部負責人 Hisato Yoshida 表示：「台積電的 2nm 技術提供卓越的性能和能效，加上其 3DFabric，推動了 Socionext 的 3D IC 創新，爲數據中心、5G/6G 基礎設施和邊緣計算等各種應用提供可擴展的解決方案。台積電的技術及其全面的生態系統幫助 Socionext 顯著縮短了向市場推出有競爭力的產品的時間。」
先進的 3D 堆疊芯片將集成在 2.5D CoWoS 工藝中，用於下一代 AI 計算，而配備 SoIC 和 12 HBM4 內存芯片的 9-reticle CoWoS 預計將於 2027 年實現認證，而 2025 年使用 2nm 和 3nm 芯片的 5.5 reticle設備則將實現認證。
博通 ASIC 產品部研發與工程副總裁 Greg Dix 表示：「博通於 2024 年 9 月成功推出了業界首款 Face-to-Face 3D SoIC。該設備採用台積電的 5nm 工藝、3D 芯片堆疊和 CoWoS 封裝技術，將 9 個芯片和 6 個 HBM 堆棧集成在一個大封裝中。這爲預計在 2025 年實現的大量 3D-SoIC 量產鋪平了道路。博通將繼續使用 3Dblox，這對於 3D IC 設計流程中 EDA 工具的互操作性來說是一個可喜的進步。」
3Dblox
3Dblox 的最新版本經過進一步發展，可以通過早期規劃功能有效處理大型 3D IC 設計。
EDA AI 引擎可以充分探索電氣和物理設計空間，複雜的 3D IC 設計可以高效、成功地劃分爲單獨的 2D IC 設計，從而最大限度地提高生產率。熱耦合意味着 3D IC 系統在時序、功率、電遷移/IR 降 (EMIR) 和熱分析之間具有更強的依賴性。多物理場分析通過在同一數據庫下無縫集成多個分析引擎，大大減少了設置工作量，從而實現了更輕鬆的數據傳輸和精確的收斂控制。
早期佈局規劃設計規則檢查 (DRC)：芯片的旋轉、翻轉和投影是一個複雜的過程，在 3D 環境下，這會使 DRC 變得複雜。此新功能可識別正確佈局規劃所必需的關鍵 3D 佈局規劃規則，從而有效地將規劃與最終實施檢查分離開來。
自動對準標記插入：隨着 3D 集成尺寸的增大，需要更多對準標記用於工藝控制。台積電實現了完全自動化的正確構造流程，通過芯片旋轉、翻轉、投影或光學縮小消除了計算每個對準標記座標的複雜性。這種新方法極大地簡化了對準標記插入流程。
3Dblox 通用約束，用於早期芯片封裝協同設計：業界在芯片封裝協同設計的早期階段缺乏通用協議。3Dblox 通用約束格式通過提供所需約束的正式定義來彌補這一差距，以促進團隊之間的精確溝通，並確保封裝和集成規則的快速融合。
台積電正與合作伙伴合作應用生成式人工智能來提高設計效率，使用大型語言模型 (LLM) 進行工作流程、運行輔助流程腳本和寄存器傳輸級 (RTL) 設計和調試，以及知識助手工具和使用流程查詢。這種方法有助於顯著提高設計效率，加快從創意到成功設計的過程。
它還與電子設計自動化 (EDA) 合作伙伴合作，將 AI 應用於設計工作，以進行數字設計金屬方案優化、單元庫和 EDA 設置優化、模擬設計遷移、模擬電路優化和 3D IC 設計空間探索。AI 驅動的工作流程簡化了平面規劃流程，以優化熱、信號和電源完整性，從而最大限度地提高系統性能和 QoR。
亞馬遜 Annapurna Labs 芯片設計子公司副總裁 Gary Szilagyi 表示：「我們與台積電合作，爲 AWS 設計的 Nitro、Graviton、Trainium 和 Inferentia 芯片提供先進的硅片解決方案，使我們能夠突破先進工藝和封裝技術的界限，爲我們的客戶提供幾乎任何在 AWS 上運行的工作負載的最佳性價比。」
台積電的 Kochpatcharin 表示：「這些方法只是我們與 OIP 合作伙伴密切合作的幾個例子，以實現未來 AI 芯片設計從模擬設計遷移到 3D IC 設計空間探索的目標。」
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