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來源：內容由半導體行業觀察（ID：icbank）編譯自anastasiintech，謝謝。
世界依靠芯片運轉。
如今，全球幾乎所有芯片供應（約 90%）都來自台積電晶圓廠。台積電於 1987 年率先採用 3 微米技術，現已發展到批量生產 3 納米芯片。最近，台積電宣佈了一項新技術，可實現 1.6 納米芯片。
這些新晶體管涉及兩項有趣的創新：新穎的晶體管架構和背面供電。這是前所未有的——將電源互連與信號傳輸分開。作爲一名芯片設計師，我可以告訴你，這對整個行業來說是一件大事。要了解全貌，我們先從晶體管開始。
晶體管的演進
所有現代計算機芯片都是由晶體管（可以打開和關閉的微型電子開關）組成的。這就是經典平面晶體管的外觀。它包含一個柵極、一個源極和一個漏極，排列在一個二維平面上。
該設備由柵極控制，當我們對柵極施加一定的電壓，或者更具體地說，一定的電場時，它就會打開柵極，電流從源極流向漏極。
隨着平面晶體管的尺寸不斷縮小，晶體管的尺寸也隨之縮小，特別是溝道的尺寸。我們面臨許多問題，漏電問題只是其中之一。最終的解決方案是徹底改變晶體管——從平面 2D 晶體管變爲三維 FinFET 晶體管。基本上，他們採用平面晶體管，並將溝道向上拉伸爲垂直鰭片。
平面晶體管的導電溝道只在表面，而 FinFET 的導電溝道在三面，柵極則環繞在導電溝道周圍。與原始平面晶體管相比，FinFET 更緊湊，因此使用 FinFET，我們現在能夠在同一硅片上封裝更多晶體管。
2011 年，英特爾推出了首款商用 FinFET 器件，當時我還在讀大學。英特爾推出首款 FinFET 器件幾年後，三星和台積電開始生產 16nm 和 14nm FinFET 芯片。從那時起，台積電一直引領着 FinFET 的發展。如今，所有尖端芯片都採用 FinFET 製造。例如，最新的 AMD 和 Apple 芯片採用的是 5nm 或 3nm FinFET 技術。
環繞柵極
然而，就我們可以微縮多少、鰭片可以達到多高以及可以並排放置多少個鰭片而言，FinFET 技術已經達到了極限。高漏電再次成爲一個巨大的問題。因此，爲了進一步縮小晶體管並降低成本，整個行業現在正在轉向新的環繞柵極 (GAA) 晶體管技術。
我已經談論它好幾年了，但它終於要投入量產了。台積電將在其 N2 工藝節點上轉向 GAA 技術。他們稱之爲“納米片晶體管”，但從本質上講，它本質上是同一件事，只是同一概念的另一個術語。台積電計劃在 2025 年初開始生產基於 GAA 技術的芯片，首批芯片預計將出現在 iPhone 上。
基本上，他們採用了 FinFET 結構並將其水平放置，將幾片這樣的薄片疊放在一起，這樣我們就可以垂直增加鰭片的數量。最好的部分是柵極完全包裹在溝道周圍，使我們能夠更好地控制它。通過這項創新，我們可以略微降低工作電壓並顯著降低漏電流。這將使我們的速度和晶體管密度提高約 15%，但這項技術最大的好處是功率效率。GAA 晶體管的功耗比 FinFET 技術低 35%，這是一個巨大的進步。這對於移動芯片等應用至關重要，因爲它可以顯着延長電池壽命，或者對於通常非常密集且耗電的 AI 或 HPC 應用來說也是如此。
背面供電
本月初，台積電在其路線圖中首次展示了 A16 技術，其中的“A”代表埃。台積電的 A16 技術將基於納米片晶體管，但有一個非常有趣的變化——背面供電。這項創新將在電源效率方面帶來翻天覆地的變化——讓我來解釋一下。
自從羅伯特·諾伊斯製造出第一個集成電路以來，所有東西都位於晶圓的頂部，即正面，所有信號互連和電源傳輸都來自正面。
背面供電是一個巨大的變化，因爲我們將把電源線移到基板下方，從而騰出更多空間用於頂部佈線。你知道，現代芯片中有數十億個晶體管相互連接；因此芯片上有許多層級的信號互連。同時，頂部有一個電源網格，它是一個電源線和地線網絡，用於在半導體芯片上分配電力併爲晶體管提供電源。目前，所有的互連和供電都來自頂部的不同金屬層。現在想象一下，當我們將所有電源移到背面時，這將大大降低佈線的複雜性，讓我們能夠更密集地放置和佈線晶體管並改善擁塞。
這種將電源與信號分離的概念將爲佈線電子設計自動化 (EDA) 工具提供更多自由。這一變化不僅會影響製造流程，還會影響芯片設計本身。整個流程需要大量學習，尤其是在電源網格和散熱方面。
台積電將於 2026 年開始生產基於 A16 技術的芯片。我非常期待看到它的進展。當然，台積電並不是唯一一家致力於這項創新的公司。英特爾也在努力通過背面供電和其他升級來重新奪回其在芯片製造競賽中的地位。
英特爾的“登月計劃”
我想花點時間討論一下英特爾的野心，因爲這個故事有幾個有趣的方面。過去五年來，英特爾在先進芯片製造方面一直落後於台積電和三星。但現在，他們計劃成爲第一個甚至領先於台積電將新晶體管和電力輸送技術投入生產的公司。
對於英特爾來說，GAA 技術和背面供電正在 20A 工藝節點中融合。他們現在正在對其進行最後的潤色。這個 20A 節點對英特爾至關重要。這對英特爾來說是一個冒險的舉動，因爲通常情況下，你會希望逐一引入創新，以了解問題出在哪裏。同時引入兩項新技術意味着英特爾正在“全力以赴”。這對英特爾來說顯然是一個“登月計劃”，風險很大，因爲可能性成倍增加。
有趣的是，過去英特爾比較保守，而台積電則比較冒險。這一次，情況正好相反。英特爾需要獲得大買家才能達到高產量，實現經濟效益，因爲芯片製造依賴於規模經濟。
2021 年，英特爾首席執行官帕特·基辛格 (Pat Gelsinger) 向投資者和客戶承諾，四年內實現五個節點。這次他們必須兌現承諾。他們目前已在生產英特爾 4 和英特爾 3 FinFET 技術，並計劃在 2024 年底前量產英特爾 20A。Arrow Lake 將成爲首款採用 GAA（他們稱之爲 RibbonFET）晶體管和背面供電的英特爾 CPU，英特爾稱之爲 PowerVia。
一、英特爾 14A 和新High NA EUV
英特爾路線圖上最有趣的里程碑是計劃於 2027 年推出的 14A 工藝節點。這涉及一項重大更新：使用 ASML 的新型高 NA EUV 光刻機，每臺成本爲 3.8 億美元。這會帶來很大的風險。除了與新工具相關的風險外，High NA 的經濟效益到目前爲止還沒有奏效。
在臺積電和英特爾爭奪 3nm 以下節點的競爭中，關鍵在於誰能率先以最低成本生產出高良率的產品。高 NA EUV 機器在經濟上尚不可行，每片晶圓的價格很高。這就是台積電暫時放棄這臺機器的原因。
二、直接自組裝（Direct Self-Assembly）
目前，使用Hihg NA EUV 機器，光刻工藝每片晶圓需要更多時間。這限制了晶圓廠的產量並推高了成本。爲了實現經濟效益，英特爾計劃使用直接自組裝。簡而言之，晶圓上覆蓋有 PMMA（poly methyl methacrylate）並烘烤。在此過程中，聚合物材料自組織成細小的線條。研究表明，EUV 機器可以幫助引導晶圓上的這一過程。然而，由於缺陷率高，這種方法至少已經處於研究階段十年了。
在英特爾激進的同時，台積電也不甘人後。
台積電成功做出CFET
台積電資深副總暨副共同營運長張曉強今日在臺積電技術論壇宣佈，台積電已成功整合不同晶體管架構，在實驗室做出CFET（互補式場效晶體管），雖然他未透露未來會導入在哪個製程，但指出繼CFET可預見導入先進邏輯製程，下世代先進邏輯製程，台積電研發部門仍尋求導入新材料，實現讓單一邏輯芯片放入比現有逾2000億顆還更多的晶體管，推動半導體技術持續創新。
張曉強強調，這是他投入半導體領域20多年來最令他感到興奮的時候，正如另一副共同營運長侯永清指出，半導體黃金時刻已到來，而未來AI芯片發展，接近99%將靠台積電先進邏輯技術和先進封裝支持，而台積電技術創新，已可看到未來在技術持續推進下，發揮芯片更高的效能及更優異能耗表現。
他表示，台積電在2納米基礎下，全球首創的A16納米制程技術，搭配獨家開發的超級電軌（即晶背供電）技術，讓產出的芯片在相同速度下效能比2納米再高出8~10%，在相同面積下，節耗減少15%到20%，台積電已計劃在2026年導入量產，首顆芯片將用於資料中心高效能運算（HPC）芯片。
此外，台積電也成功在實驗證整合P-FET和N-FET二種不同型態晶體管，做出CFET架構的芯片，這是2納米採用納米片（Nano Sheet）架構創新後，下一個全新晶體管架構創新。
張曉強並對與會的開發工程師表示，繼CFET後，台積電研發人員也持續尋求更多整合更多晶體管新材料和創新架構，比如Ws2或WoS2等無機納米管或納米碳管（carbon nanotube） ，意謂台積電可預見未來將CFET導入更先進埃米級製程外，也會持續推動更先進晶體管架構創新。
台積電業務開發、海外營運資深副總暨副共同營運長張曉強指出，台積電最新的A16 製程不一定會使用High NA EUV，在哪一代使用還不確定，但之後會再針對成本、利潤進行評估。
至於「系統級晶圓」（System on Wafer，SoW）這項技術，張曉強表示最重要是客戶可以把更多HBM 結合在一起，把幾十個HBM 和Logic Die（裸晶）整合，對未來數據頻寬（Data Bandwidth）、高效能運算有重要提升，尤其是AI 會有很多應用。
在被問到與SK 海力士的合作關係，張曉強表示與所有HBM 供應商都有合作，主要看客戶選擇SK 海力士、三星和美光哪間公司，而台積電與三間供應商都有深厚的合作關係。SK 海力士是HBM 領頭羊，走在前面，要將邏輯芯片和HBM 整合起來需要很多先進技術，當中也會遇到許多問題需要一起解決。
最後針對硅光子問題，張曉強預期硅光子會先導入資料中心，因爲需要高效能，在製程部分主要分爲兩種，有些部分65 納米以上成熟製程即可採用，另一個部分是電和光的轉換，因爲電的速度越來越快，需要先進製程7 納米甚至5 納米加入。
不過，張曉強表示，未來推動AI芯片效能持續精進，除了靠台積電的邏輯製程持續推動和創新外，也要搭配先進封裝架構。他今日秀出台積電擴大整合涵蓋記憶體、後段封裝和基板所建構3D IC平台，整合iC設計IP、製造到後段封測整體解決方案，提供不同AI需求芯片整合服務，還包括導入更高效輸出的硅光子元件封裝（CPO），讓半導體產業進入另一新的里程碑。
當然，除了他們以外，還有三星也在這個市場扮演重要角色。
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