昨天，我們發佈了台積電在北美技術峯會發布了新技術的新聞，具體參考《台積電發佈1.6nm》。
今天外媒就當中一些技術深入解讀。
2nm的一些變化
根據台積電規劃，2025 年下半年開始在其第一代 GAAFET N2 節點上量產芯片，N2P 將在 2026 年末接替 N2——儘管沒有先前宣佈的背面供電功能。同時，整個 N2 系列將添加台積電的新 NanoFlex 功能，該功能允許芯片設計人員混合和匹配來自不同庫的單元，以優化性能、功耗和麪積 (PPA)。
此次活動的重要公告之一是台積電的 NanoFlex 技術，該技術將成爲該公司完整的 N2 系列生產節點（2 納米級、N2、N2P、N2X）的一部分。NanoFlex將使芯片設計人員能夠在同一塊設計中混合和匹配來自不同庫（高性能、低功耗、面積高效）的單元，從而使設計人員能夠微調其芯片設計以提高性能或降低功耗。
台積電的當代 N3 製造工藝已經支持稱爲FinFlex的類似功能 ，該功能還允許設計人員使用來自不同庫的單元。但由於 N2 依賴於環柵 (GAAFET) 納米片晶體管，NanoFlex 爲台積電提供了一些額外的控制：首先，台積電可以優化通道寬度以提高性能和功耗，然後構建短單元（爲了面積和功率效率）或高單元（性能提升高達 15%）。
就時間安排而言，台積電的 N2 計劃於 2025 年進入風險生產，並於 2025 年下半年進入大批量生產（HVM），因此看起來我們將在 2026 年在零售設備中看到 N2 芯片。與N3E相比，台積電預計N2在相同功耗下性能提升10%到15%，或者在相同頻率和複雜度下功耗降低25%到30%。至於芯片密度，代工廠希望將密度提高 15%，按照當代標準，這是一個很好的擴展程度。
N2之後將是性能增強型N2P，以及2026年的電壓增強型N2X。雖然台積電曾表示N2P將在2026年添加背面供電網絡（BSPDN），但看起來情況不會如此，N2P將使用常規供電電路。原因尚不清楚，但看起來該公司決定不在 N2P 中添加昂貴的功能，而是將其保留到下一代節點，該節點也將於 2026 年末向客戶提供。
N2預計仍將採用與電源相關的重大創新： 超高性能金屬-絕緣體-金屬（SHPMIM）電容器，其添加是爲了提高電源穩定性。SHPMIM 電容器的容量密度是台積電現有超高密度金屬-絕緣體-金屬 (SHDMIM) 電容器的兩倍以上。此外，與前代產品相比，新型 SHPMIM 電容器將方塊電阻（Rs，單位爲歐姆/平方）和通孔電阻 (Rc) 降低了 50%。
1.6nm，使用背面供電
台積電在硅谷站的頭條新聞中宣佈了其首款“埃級”工藝技術：A16。在生產計劃發生變化，從台積電的 N2P 節點中刪除背面供電網絡技術 (BSPDN) 後，新的 1.6 納米級生產節點現在將成爲將 BSPDN 引入台積電芯片製造系列的第一個工藝。與台積電的 N2P 製造工藝相比，通過增加背面供電功能和其他改進，台積電預計 A16 將提供顯着改進的性能和能效。將從 2026 年下半年開始向台積電的客戶提供。
從高水平來看，台積電的 A16 工藝技術將依賴於環柵 (GAAFET) 納米片晶體管，並將採用背面電源軌，這將改善功率傳輸並適度增加晶體管密度。與台積電的 N2P 製造工藝相比，A16 預計在相同電壓和複雜度下性能提升 8% 至 10%，或者在相同頻率和晶體管數量下功耗降低 15% 至 20%。台積電目前尚未列出詳細的密度參數，但該公司表示芯片密度將增加 1.07 倍至 1.10 倍 - 請記住，晶體管密度在很大程度上取決於所使用的晶體管的類型和庫。
台積電 A16 節點的關鍵創新是其超級電源軌 (SPR) 背面供電網絡，這是台積電的首創。這家合約芯片製造商聲稱，A16 的 SPR 專爲具有複雜信號路線和密集電源電路的高性能計算產品量身定製。
如前所述，隨着本週的發佈，A16 現已成爲台積電背面供電的工具。該公司最初計劃在 2026 年通過 N2P 提供 BSPDN 技術，但由於尚不完全清楚的原因，該技術已從 N2P 轉移到 A16。台積電 2023 年 N2P 的官方時間安排總是有點寬鬆，因此很難說這是否代表了台積電 BSPDN 的實際延遲。但與此同時，需要強調的是，A16 不僅僅是 N2P 的更名，而且它將是與 N2P 不同的技術。
台積電並不是唯一一家追求背面電力傳輸的晶圓廠，因此，我們看到不同晶圓廠出現了該技術的多種變體。整個行業對於 BSPDN 有三種方法：Imec 的 Buried Power Rail、Intel 的 PowerVia 以及現在 TSMC 的 Super Power Rail。
最古老的技術是 Imec 的埋地電源軌，本質上是將電力傳輸網絡放置在晶圓背面，然後使用納米 TSV 將邏輯單元的電源軌連接到電源觸點。這可以實現一定的面積縮放，並且不會給生產增加太多複雜性。第二種實現是英特爾的 PowerVia，將電源連接到單元或晶體管觸點，這提供了更好的結果，但代價是複雜性。
最後，我們擁有台積電的新型超級電源軌 BSPDN 技術，該技術將背面電源網絡直接連接到每個晶體管的源極和漏極。據台積電稱，就面積縮放而言，這是最有效的技術，但代價是它在生產方面是最複雜（且昂貴）的。
TSMC 選擇使用最複雜的 BSPDN 版本可能是我們看到它從 N2P 中刪除的部分原因，因爲實施它最終會增加時間和成本。這使得 A16 成爲台積電在 2026/2027 年時間範圍內的首要性能節點，而 N2P 可以提供更平衡的性能和成本效率組合。
最後，與英特爾一樣，我們也看到台積電從這一代技術開始採用新的工藝節點命名約定。名稱本身在很大程度上是任意的——這種情況在晶圓廠行業已經存在好幾年了——但由於當前的節點名稱已經是個位數（例如 N2），該行業需要將節點名稱重新校準爲某種名稱。小於納米。因此，我們已經到達了“埃時代”。但無論它到底叫什麼或者爲什麼這麼叫，重要的一點是A16將是超越台積電2nm級產品的下一代節點。
台積電預計 A16 將於 2026 年下半年開始量產，因此基於該技術的首批產品很可能會在 2027 年上市。鑑於時間安排，該生產節點可能會與英特爾的 14A競爭；儘管兩年多後，目前還沒有人批量生產 BSPDN，但計劃和路線圖仍然有很多時間可以改變。
更便宜的N4C工藝
雖然台積電的大部分注意力都集中在其領先的節點上，例如 N3E 和 N2，但未來幾年，大量芯片將繼續使用更成熟和經過驗證的工藝技術來製造。這就是爲什麼台積電繼續完善其現有節點，包括其當前一代 5 納米級產品。爲此，該公司在 2024 年北美技術研討會上推出了全新優化的 5 納米級節點：N4C。
台積電的 N4C 工藝屬於該公司的 5 納米級晶圓廠節點系列，是該系列中最先進技術 N4P 的超集。爲了進一步降低 5nm 製造成本，台積電正在對 N4C 進行多項更改，包括重新架構其標準單元和 SRAM 單元、更改一些設計規則以及減少掩模層數量。由於這些改進，該公司預計 N4C 將實現更小的芯片尺寸並降低生產複雜性，從而使芯片成本降低高達 8.5%。此外，在與 N4P 相同的晶圓級缺陷密度率的情況下，N4C 由於芯片面積減小，可以提供更高的功能良率。
“因此，我們的 5nm 和 4nm [技術] 還沒有結束，”台積電業務開發副總裁 Kevin Zhang表示。“從 N5 到 N4，我們實現了 4% 的光學微縮密度改進，並且我們繼續增強晶體管性能。現在我們將 N4C 引入我們的 4 nm 技術產品組合中。N4C 使我們的客戶能夠通過消除一些掩模並改進標準單元和 SRAM 等原始 IP 設計，以進一步降低總體產品級擁有成本。”
台積電表示，N4C 可以使用與 N4P 相同的設計基礎設施，但目前尚不清楚 N5 和 N4P IP 是否可以重新用於基於 N4C 的芯片。同時，台積電表示，它爲芯片製造商提供了多種選擇，以在成本效益和設計工作之間找到適當的平衡，因此有興趣採用4納米級工藝技術的公司很可能會採用N4C。
N4C 的開發正值台積電的許多芯片設計客戶準備推出基於該公司最後一代 FinFET 工藝技術 3nm N3 系列的芯片。雖然 N3 有望成爲一個成功的系列，但 N3B 的高成本一直是一個問題，而且這一代的特點是性能和晶體管密度回報不斷下降。因此，N4C 很可能成爲台積電的一個主要的、長期存在的節點，非常適合那些想要堅持使用更具成本效益的 FinFET 節點的客戶。
“這是一個非常顯着的增強，我們正在與客戶合作，基本上是爲了從他們的 4 納米投資中獲取更多價值，”張說。
台積電預計將於明年某個時候開始量產 N4C 芯片。隨着台積電生產 5 納米級工藝已近五年，N4C 應該能夠在產量和良率方面取得進展。