其中，全环绕栅极纳米片晶体管允许设计人员调整其通道宽度，以平衡性能和功率效率。根據計劃，台積電最新的N2（2nm）製程將於明年下半年開始量產，目前臺積電正在盡最大努力完善該技術，以降低可變性和缺陷密度，從而提高良率。不久前，一位台積電員工最近對外透露，該團隊已成功將N2測試芯片的良率提高了6%，爲公司客戶「節省了數十億美元」。而根據最新的爆料稱，台積電N2目前的良率已經達到了60%。不過這些信息尚未得到進一步證實。
而在上週於美國舊金山舉行的 IEEE 國際電子設備會議（IEDM）上，台積電研發和先進技術副總裁Geoffrey Yeap披露了有關其 N2製程工藝的更多細節。
據介紹，N2製程在相同電壓下可以將功耗降低 24% 至 35%，或將性能提高15%，晶體管密度比上一代 3nm 工藝高 1.15 倍。而這些指標的提升主要得益於台積電的新型全環繞柵極（GAA）納米片晶體管，以及 N2 NanoFlex 設計技術協同優化和其他一些增強功能實現的。
其中，全環繞柵極納米片晶體管允許設計人員調整其通道寬度，以平衡性能和功率效率。
Geoffrey Yeap進一步解釋稱，N2是台積電「四年多的勞動成果」，今天的 FinFET 晶體管的核心有一個垂直的硅片，而全環繞柵極納米片晶體管有一堆狹窄的硅帶。這種差異不僅提供了對流經器件的電流的更好控制，還允許工程師通過製造更寬或更窄的納米片來生產更多種類的器件。FinFET只能通過乘以器件中的翅片數量來提供這種多樣性，例如具有一個、兩個或三個翅片的器件。但全環繞柵極納米片爲設計人員提供了介於兩者之間的漸變選擇，例如相當於 1.5 個翅片或任何可能更適合特定邏輯電路的東西。
台積電將該技術稱爲 Nanoflex，允許在同一芯片上使用不同的納米片寬度構建不同的邏輯單元。即由窄器件製成的邏輯單元可能構成芯片上的通用邏輯，而那些具有更寬納米片、能夠驅動更多電流和更快開關的邏輯單元將構成 CPU 內核。
簡單來說，該技術使設計人員能夠開發具有最小面積和更高功率效率的窄單元，或爲實現最佳性能而優化的寬單元。該技術還包括六個電壓閾值電平 （6Vt），範圍爲 200mV，使用台積電第三代基於偶極子的集成實現，同時具有 n 型和 p 型偶極子。
N2 製程在工藝和器件層面引入的創新不僅旨在通過細化片材厚度、結、摻雜劑活化和應力工程來提高晶體管驅動電流，還旨在降低有效電容 （Ceff） 以實現一流的能效。總的來說，這些改進使 N 型和 P 型納米片晶體管的 I/CV 速度分別提高了約 70% 和 110%。
與 FinFET 晶體管架構相比，N2的全環繞柵極納米片晶體管在 0.5V 至 0.6V 的低電源電壓範圍內可提供明顯更好的每瓦性能，其中工藝和設備優化將時鐘頻率提高了約 20%，並在 0.5V 工作時將待機功耗降低了約 75%。此外，集成 N2 NanoFlex 和多閾值電壓 （multi-Vt） 選項，爲高邏輯密度的節能處理器提供了額外的設計靈活性。
台積電N2的晶體管架構和 DTCO 優勢直接影響 SRAM 可擴展性，而近年來，前沿節點很難實現這一點。
藉助 N2，台積電成功實現了創紀錄的約 37.9Mb/mm² 的 2nm SRAM 密度。而根據最新曝光的資料顯示，Intel 18A的SRAM密度約爲31.8 Mb/mm² ，顯然台積電N2的SRAM密度更高。同時也比N3製程提高了11%。而N3僅比自己的前代提高了6%。
除了創下創紀錄的 SRAM 密度外，台積電N2還降低了其功耗。由於 GAA 納米片晶體管具有更嚴格的閾值電壓變化 （Vt-sigma），因此與基於 FinFET 的設計相比，N2 的大電流 （HC） 宏的最小工作電壓 （Vmin） 降低了約 20mV，高密度 （HD） 宏的最小工作電壓 （Vmin） 降低了 30-35mV。這些改進使 SRAM 讀寫功能穩定到大約 0.4V，同時保持穩健的良率和可靠性。
除了新的晶體管外，台積電N2還採用了全新的無屏障的全鎢中間線（MoL,middle-of-line）層、後端佈線 （BEOL,back-end-of-line）和遠 BEOL 佈線，將電阻降低了 20% 並提高了性能效率。N2 的 MoL 現在使用無障礙鎢絲，將垂直柵極接觸 （VG） 電阻降低了 55%，並將環形振盪器的頻率提高了約 6.2%。
此外，第一個金屬層 （M1） 現在在一個 EUV 曝光通道中創建，然後是一個蝕刻步驟 （1P1E），從而降低了複雜性，減少了掩模數量，並提高了整體工藝效率。
Yeap表示，優化的 M1 採用新穎的 1P1E EUV 圖形，使標準電池電容降低了近 10%，並節省了多個 EUV 掩模。「總之，N2 MoL 和 BEOL RC 降低了約超過20%，爲節能計算做出了重大貢獻。」
此外，N2 用於 HPC 應用的額外功能包括超高性能 MiM （SHP-MiM） 電容器，可提供約 200fF/mm² 的電容，這有助於通過減少瞬態電壓下降來實現更高的最大工作頻率 （Fmax）。
據台積電稱，N2 技術具有具有平坦鈍化和 TSV 的新型 Cu RDL 選項，該選項針對面對面和麪對面的 3D 堆疊進行了優化，SoIC 鍵合間距爲 4.5 μm，這將成爲 AI、HPC 甚至移動設計的可用功能。
目前臺積電 N2處於風險生產階段，並計劃於 2025 年下半年量產。另一種被稱爲 N2P 的工藝正在開發中。N2P 是 N2 的增強版本，預計將帶來5%的性能提升，具有完全的 GDS 兼容性。預計將於 2025 年完成資格認證階段，計劃於 2026 年量產。
對於客戶來說，隨着台積電N2的量產，屆時2nm晶圓的代工報價可能將達到2.5萬-3萬美元/片，遠高於當前3nm晶圓約2萬美元/片的價格。
但是N2所能夠帶來的晶體管密度提升、性能提升或功耗降低則相對有限，再加上初期的良率問題，這也意味着一片12英寸2nm晶圓所能夠切出來的可用的單顆芯片的成本將會大幅提升，顯然這將會抑制可能客戶對於2nm製程的採用。
預計初期能夠用得起台積電2nm製程的客戶只有蘋果公司、英偉達、AMD、高通和聯發科等少數頭部客戶，但是從產品規劃來看，英偉達和AMD在2026年可能都將不會採用2nm製程，相對來說蘋果、高通、聯發科則有可能會在2026年的旗艦芯片上採用。
編輯：芯智訊-浪客劍
