台积电宣布，其N2 工艺技术（2nm 级） 与上一代节点相比，在性能、能效和面积 (PPA) 方面有显著改进。然而，还有一件事台积电尚未公开讨论：SRAM 单元明显更小，SRAM 密度更高（38 Mb/mm^2），这将对下一代 CPU、GPU 和片上系统的成本和性能产生影响。如果您希望可以時常見面，歡迎標星 收藏哦~
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隨着上一輪新工藝節點的出現，SRAM 微縮戛然而止，預示着片上存儲器價格將越來越昂貴的黑暗未來。然而，與我們過去所見的情況相反，SRAM 微縮顯然並未停止。
台積電宣佈，其N2 工藝技術（2nm 級） 與上一代節點相比，在性能、能效和麪積 (PPA) 方面有顯著改進。然而，還有一件事台積電尚未公開討論：SRAM 單元明顯更小，SRAM 密度更高（38 Mb/mm^2），這將對下一代 CPU、GPU 和片上系統的成本和性能產生影響。
台積電即將推出的 N2 節點將採用全柵 (GAA) 納米片晶體管，有望大幅降低功耗並提高性能和晶體管密度。與 N3E 製造技術相比，基於 N2 製造的芯片預計功耗將降低 25% 至 30%（在晶體管數量和頻率相同的情況下），性能將提高 10% 至 15%（晶體管數量和功率相同），晶體管密度將提高 15%（保持相同的速度和功率）。
但根據台積電將於今年 12 月舉行的 IEDM 會議上發表的論文，台積電 N2 的一個值得注意的方面是，該生產節點還將 HD SRAM 位單元尺寸縮小至約 0.0175 µm^2（使 SRAM 密度達到 38 Mb/mm^2），低於 N3 和 N5 的 0.021 µm^ 2 。
這是一項重大突破，因爲近年來 SRAM 的擴展變得尤爲困難。例如，台積電的 N3B（第一代 3nm 級技術）在這方面與 N5（5nm 級節點）相比優勢不大，而 N3E（第二代 3nm 工藝）的 HD SRAM 位單元大小爲 0.021 µm^2，與 N5 相比，在 SRAM 擴展方面沒有優勢。藉助 N2，台積電終於成功縮小了 HD SRAM 位單元大小，從而提高了 SRAM 密度。
台積電的 GAA 納米片晶體管似乎是縮小 HD SRAM 位單元尺寸的主要推動因素。GAA 晶體管通過用柵極材料完全包圍通道，改善了對通道的靜電控制，有助於減少泄漏，並允許晶體管在保持性能的同時縮小尺寸。這可以更好地縮小晶體管尺寸，這對於縮小 SRAM 單元等單個組件的尺寸至關重要。此外，GAA 結構允許更精確地調整閾值電壓，這對於晶體管整體（尤其是 SRAM 單元）的可靠運行至關重要，從而可以進一步縮小其尺寸。
現代 CPU、GPU 和 SoC 設計非常依賴 SRAM，因爲這些處理器嚴重依賴 SRAM 作爲大量緩存，以高效處理大量數據。從內存訪問數據既耗費性能又耗電，因此充足的 SRAM 對實現最佳性能至關重要。展望未來，對緩存和 SRAM 的需求將繼續增長，因此台積電在 SRAM 單元尺寸方面的成就具有非常重要的意義。
今年早些時候，台積電表示，N2 的全柵極納米片晶體管實現了超過 90% 的目標性能，256 Mb（32 MB）SRAM 器件的良率在某些批次中超過 80%。截至 2024 年 3 月，256 Mb SRAM 的平均良率已達到約 70%，較 2023 年 4 月的約 35% 大幅上升。器件性能也顯示出穩步提升，在不增加功耗的情況下實現了更高的頻率。
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