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随着上一轮新工艺节点的出现，SRAM 微缩戛然而止，预示着片上存储器价格将越来越昂贵的黑暗未来。然而，与我们过去所见的情况相反，SRAM 微缩显然并未停止。

台积电宣布，其N2 工艺技术（2nm 级） 与上一代节点相比，在性能、能效和面积 (PPA) 方面有显著改进。然而，还有一件事台积电尚未公开讨论：SRAM 单元明显更小，SRAM 密度更高（38 Mb/mm^2），这将对下一代 CPU、GPU 和片上系统的成本和性能产生影响。

台积电即将推出的 N2 节点将采用全栅 (GAA) 纳米片晶体管，有望大幅降低功耗并提高性能和晶体管密度。与 N3E 制造技术相比，基于 N2 制造的芯片预计功耗将降低 25% 至 30%（在晶体管数量和频率相同的情况下），性能将提高 10% 至 15%（晶体管数量和功率相同），晶体管密度将提高 15%（保持相同的速度和功率）。

但根据台积电将于今年 12 月举行的 IEDM 会议上发表的论文，台积电 N2 的一个值得注意的方面是，该生产节点还将 HD SRAM 位单元尺寸缩小至约 0.0175 µm^2（使 SRAM 密度达到 38 Mb/mm^2），低于 N3 和 N5 的 0.021 µm^ 2 。

这是一项重大突破，因为近年来 SRAM 的扩展变得尤为困难。例如，台积电的 N3B（第一代 3nm 级技术）在这方面与 N5（5nm 级节点）相比优势不大，而 N3E（第二代 3nm 工艺）的 HD SRAM 位单元大小为 0.021 µm^2，与 N5 相比，在 SRAM 扩展方面没有优势。借助 N2，台积电终于成功缩小了 HD SRAM 位单元大小，从而提高了 SRAM 密度。

台积电的 GAA 纳米片晶体管似乎是缩小 HD SRAM 位单元尺寸的主要推动因素。GAA 晶体管通过用栅极材料完全包围通道，改善了对通道的静电控制，有助于减少泄漏，并允许晶体管在保持性能的同时缩小尺寸。这可以更好地缩小晶体管尺寸，这对于缩小 SRAM 单元等单个组件的尺寸至关重要。此外，GAA 结构允许更精确地调整阈值电压，这对于晶体管整体（尤其是 SRAM 单元）的可靠运行至关重要，从而可以进一步缩小其尺寸。

现代 CPU、GPU 和 SoC 设计非常依赖 SRAM，因为这些处理器严重依赖 SRAM 作为大量缓存，以高效处理大量数据。从内存访问数据既耗费性能又耗电，因此充足的 SRAM 对实现最佳性能至关重要。展望未来，对缓存和 SRAM 的需求将继续增长，因此台积电在 SRAM 单元尺寸方面的成就具有非常重要的意义。

今年早些时候，台积电表示，N2 的全栅极纳米片晶体管实现了超过 90% 的目标性能，256 Mb（32 MB）SRAM 器件的良率在某些批次中超过 80%。截至 2024 年 3 月，256 Mb SRAM 的平均良率已达到约 70%，较 2023 年 4 月的约 35% 大幅上升。器件性能也显示出稳步提升，在不增加功耗的情况下实现了更高的频率。

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